至详解半导体5纳米制程技术及成本挑战
详解半导体5纳米制程技术及成本挑战
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半导体业自28纳米进步到22/20纳米，受193i光刻机所限，必须采取两次图形暴光技术。再进1步发展至16/14纳 米时，大多采取finFET技术。如今finFET技术也1代1代升级，加上193i的光学技术延伸，采取SADP、SAQP等，所以未来到10纳米乃至 7纳米时，基本上可使用一样的装备，仿佛己无悬念，只是芯片的制造本钱会迅速增加。但是到5纳米时肯定是个坎，由于如果EUV不能准备好，就要被迫采取 5次图形暴光技术，这已引发业界的关注。
而对更*5纳米生产线来讲，至今业界还没有关于它的投资估计。但是根据16/14 纳米的经验，以每1000硅片需要1.5亿至1.6亿美元计，推测未来的5纳米制程，由于可能要用到EUV光刻，每台装备需约1亿美元，因此它的投资肯定 会大大超过之前。所以未来建设1条芯片生产线需要100亿美元是*有可能的。
生产线的量产是个系统工程，需要材料、装备、晶体管由于实验时的震动容易产生松动现象结构、EDA工具等与之配套，对半导体业是个更大的挑战。
新的晶体管型式，加上掩膜、图形、材料、工艺控制及互连等1系列问题，将致使未来半导体业将面临许多的困难。
在近期的会议上，Intel发布的1份报告引发了业界关注，并进1步推动业界开始思考未来*工艺制程的发展方向。
Intel公司提出的下1代晶体管结构是纳米线FET，这是1种晶体管的1面让栅包围的finFET。Intel的纳米线FET有时被称为环栅FET，并己被国际工艺线路图ITRS定义为可实现5纳米的工艺技术。
如果Intel不是走在前列，也就不可能提供其5纳米进展的讯息。该报告仿佛传递出1个信号，5纳米可能有希望实现，或已在其工艺线路图中采取了新的晶体管结构。
在5纳米的竞争中，台积电也不甘落后，其共同履行长Mark Liu近期也表示，己经开始对5纳米的研发，并有望在7纳米以后两年推出。其他*制程制造商也都在关注5纳米。
不用怀疑，芯片制造商只看到采取如今的finFET技术有可能延伸至7纳米，至于5纳米尚不清楚，或有可能终其实不能实现。实际上，在5纳米时，的确有许多技术上的挑战，致使本钱之高，让人们没法预计。
但是如果假定5纳米出现在某个时刻，那末产业界将面临众多的困难。利用材料公司*图形技术部副总裁Mehdi Vaez-ravani认为，这其中每项都是挑战，有物理和灵敏度的要求，也有新材料方面的需求，其中晶体管的结构必须改变。
如果产业真的迈向5纳米，将面临甚么样的挑战?美国半导体工程为了推动进步，从众多挑战中汇总了以下几个方面。
Lam Research产品部技术官泮阳认为，在通向5纳米时，功能与本钱是没法躲避的大挑战，所愿为中国聚氨酯保温材料事业的新局面以要引入新的技术与材料。
晶体管结构
在finFET或纳米线FET之间选择谁会成功还为时尚早，业界正试图寻求更多的解决方案。
首先芯片制造商必须要做1些困难的决定，其中之1就是必须选择在5纳米时晶体管的结构，如今有两种可供选择，finFET或纳米线FET。
格 罗方德*器件架构总监及院士Srinivasa Banna认为，对5纳米，finFET是1种选择。明显其从产业角度希望尽量延伸finFET技术。尽人皆知，产业界为了finFET的生态链己经 投了许多钱，因此从投资回报率角度上，希望finFET技术能用得更久。
但是缩小finFET技术至5纳米是个挑战，由于在5纳米finFET时，预计鳍的宽度是5纳米，而实际上这类结构己经到达理论极限。
Banna说，这也是芯片制造商正在开发纳米线FET的缘由。纳米线有很好的静电优势，但是也带来许多问题，如纳米线的器件宽度及器件能有多大的驱动电流，这些业界都在摸索当中。
3星*逻辑实验室副总裁Rodder认为，直到今天，对5纳米来讲，在finFET或纳米线FET之间选择谁会是成功者还为时尚早，由于业界正试图寻求更多的解决方案。
掩膜制造
掩膜的类型将由光刻工艺是采取光学光刻还是EUV来决定。掩膜的写入时间是大的挑战。
在芯片制造工艺流程中，掩膜制造是首步工艺之1。过去是光刻技术来决定掩膜的型式及规格。而到5纳米时，掩膜的类型将由光刻工艺是采取光学光刻还是EUV来决定。
做 5纳米的光学掩膜是使人惧怕的，一样EUV的掩膜也10分困难。D2S履行官Aki Fujimura认为，EUV掩膜在很多方面与193i掩膜不1样。由于它有很大的改变，对每一个产品的特性或功能，在供应链中会产生很大影响，其中包 括光刻胶、掩膜及中间掩膜，也触及制造装备，如采取电子束写入装备和软件。
虽然EUV掩膜在有些方面已获得进展，但是还远远不够，其中空白掩膜的检查是个难点。至今EUV掩膜及中间掩膜的相干问题仍有待解决。
在5纳米时，掩膜的写入时间是大的挑战。由于今天的单电子束写入装备在做复杂图形时的出货不够快，费时太久。
目前有两个公司在致力于解决掩膜写入问题，1个是IMS/JEOL duo，另外一个是Nuflare，它们正采取新型的多束电子束写入技术，目标都是为了缩短写入时间，有望在2016年发货。
从己经出炉的报告来看，由于技术缘由，装备的研发用了比预期长很多的时间。D2S的Fujimura说，任何突破性的创新技术从研发到成功，再到达量产水平，都是如此。
图形
真实的关键层才需要采取EUV，未来combined混合模式光刻是趋势。
掩膜完成以后，将在生产线中使用。掩膜放在光刻机中，然后通过掩膜的投影光线把图形留在硅片的光刻胶上面。
理论上看，EUV的光刻工艺相对简单，可以节省本钱。但是即使EUV在7纳米或5纳米时准备好，从芯片制造商角度尚离不开屡次图形暴光技术。由于真实的关键层才需要采取EUV，所以未来combined混合模式光刻是趋势。
在5纳米时，图形的构成是很大的挑战。为此芯片制造商希望EUV光刻能在7纳米或5纳米时准备好。但是目前EUV光刻机还没有真正到达量产水平，其光源功率、光刻胶和掩膜的供应链还没有完善。
如果EUV光刻在7纳米或5纳米时不能到达量产要求，芯片制造商会面临窘境。虽然193i光刻有可能延伸至7纳米及以下，但是芯片制造本钱的上升可能让人没法接受。
在5纳米时，采取EUV肯定比193i方法便宜，但是由于EUV光刻供应链大的改变，必须在全部工艺制造中新建供应链，其代价也高得惊人，只有极少数公司能承受。
Mentor Graphics经理David Abercrombie认为，在5纳米时，芯片制造商可能会采取不调和的混合策略，EUV的到来其实不表示屡次图形暴光技术的结束。在5纳米时，即使EUV 己准备好，也非常有可能根据线宽的不同要求采取混用模式，即分别有193i单次及屡次图形暴光，单次EUV及EUV也很有可能要采取屡次图形暴光技术。
这 1切都由不同的工艺尺寸来决定，对那些简单、大尺寸的光刻层会采取193i单次图形暴光。相信最少两次图形暴光193i 2LE比单次EUV光刻要省钱，在3次图形暴光技术193i 3LE中对有些层非常可能会更省钱，自对准的两次图形暴光也比单次EUV光刻便宜。只有到4LE 或5LE时，EUV才有优势。所以对应于不同尺寸的光刻层要采取相应的方法，EUV光刻有可能作为自对准的4次图形暴光技术的替换品。
当EUV延伸至7纳米以下时，作为1种提高光刻机放大倍率的方法，需要大数值孔径的镜头，为此ASML已开发了1种变形镜头。它的两轴EUV镜头在扫描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要达0.5至0.6。
由此带来的问题是EUV光刻机的吞吐量矛盾，它的暴光硅片仅为全场尺寸的1半，与今天EUV光刻性能进行全场尺寸的暴光不1样。
Mentor 的Aberc谁就可以在有色金属新材料的研发与加工行业中淘到金子rombie说，问题摆在眼前，假定EUV错失5纳米机会，或技术终失败，要如何完成5纳米?业界只能综合采取更严格的设计规则及更复杂 的屡次图形暴光技术。非常多是5次图形暴光技术5LE、把屡次图形暴光技术的线宽再次分半的自对准的4次图形光刻技术，因此工艺当中会有更 多的图形需要采取屡次图形暴光技术，无疑将致使本钱及工艺循环周期的增加。
晶体管材料
到5纳米时，需要1个更有潜力的晶体管，包括能使电子或空穴迁移率更快的新沟道材料等。
另外一个因素是晶体管的构成。目前芯片制造商在16nm/14nm包括10nm时都采取finFET结构，但是也到了转折阶段。
纳米线FET的晶体管结构的许多工艺步骤与finFET1样。在纳米线FET中，纳米线从源穿过栅层1直到漏。开初的纳米线FET可能由3个堆叠线组成。
Lam的泮认为，到5纳米时，需要1个更有潜力的晶体管，包括能使电子或空穴迁移率更快的新沟道材料等。为了下降器件的功耗及提高它的频率而采取的新技术，必须能减少接触电阻及寄生电容。
以 Intel提出的纳米线FET为例。在实验室中，他们实验了相比硅材料更优的多种不同的沟道材料。如为了增大驱动电流，采取锗的沟道材料，用在NMOS及 PMOS晶体管中都是不错的。一样为了减少电容及下降功耗，可以把锗材料用在PMOS中，和把III-V族材料用在NMOS中。
互连
每一个工艺节点上的问题都在不断升级，业界正在开发不同的材料来解决互连问题。
互连的问题是甚么?利用材料公司的策略计划部总监Micheal Chudzik说，III-V族、富锗及纯锗都有禁带宽度的问题，如漏电流变大。锗与III-V族材料在栅堆结构中有可靠性问题，至今未解决。
晶体管制成后，下面是后道工艺，引线互连是器件所必须的。由于采取通孔技术，器件的引线之间非常靠近，会由于电阻电容的RC振荡而致使芯片的延迟。
每一个工艺节点上的问题都在不断升级，业界正在开发不同的材料来解决互连问题，但是当在7纳米及以下时，目前还没有更好的解决办法。
IMEC工艺技术和逻辑器件研发部副总裁Aaron Thean说，未来大的改变是在后道工艺中也需要采取屡次图形暴光技术，因尔后道的本钱将像火箭1样上升。这表明，在推动下1代工艺节点时，本钱变成每一个人必须面对的问题。
除非在后道工艺中有大的突破，否则在5纳米时问题将愈来愈复杂。愈来愈多的层级需要采取屡次图形暴光技术，本来认为相对简单的后道工艺也很难应对。
工艺控制
产业界开始采取多朿电子束检查装备，但是此项技术可能到2020年时也准备不好。
芯 片制造工艺流程中有许多工艺检查点，未来会不会是挑战?光学检验在生产线中还是主力军，但是在20纳米及以下时，缺点检测开始有困难。使用电子束技术能检 测微小缺点，但是受目前的技术限制，速度太慢。为了解决这些问题，产业界开始采取多朿电子束检查装备，但是此项技术可能到2020年时也准备不好。
那末7纳米与5纳米的解决方案在哪里?Vaez-Iravani说，实际上未来生产线中光学与电子束两种检查装备都必须准备好。
工 艺检测也是需要面对的问题。在1条生产线中检测点有许许多多，也不可能由1种装备全部解决，芯片制造商必须使用多种不同的检测装备。KLA-Te第1档：按前面板“档位”键ncor 图形市场部副总裁Ady Levy说，当IC设计由1个工艺节点向下1个迈进时，计量检测装备一样面临挑战。不论是光学或是电子束装备，都必须斟酌它的信号与噪声比、丈量精度、使 用是不是方便，和在量产中是不是有它的价值与地位。
Lam的泮说，还有挑战在等着我们。由于表面的散射效应、高线和通孔及更大的变异等，将 推动业界采取低电阻率金属层，同时开发工艺解决方案要求更严的工艺控制。采取下1代光刻EUV或延伸屡次图形暴光技术等，和下1代器件实现经济性的量 产，都需要有更严的工艺控制，以实现可接受的成品率，固然还包括面对本钱的挑战。
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